图3.4-17所示电路为4个下降沿触发的JK触发器组成。每个JK触发器的J、K端接高电平1，为计数型触发器；输入CP脉冲加到第一级触发器计数脉冲输入端，第一级的Q端输出作为第二级的计数脉冲输入，以此类推，该电路为异步时序逻辑电路。
当开关A闭合时，2、3、4级触发器的时钟脉冲由前一级的输出决定。则其状态方程列写中应将时钟脉冲作为变量考虑进去。
状态方程为：

则该电路是一个异步四位二进制加法器，即16进制加法计数器。
当开关B闭合时，2、3级触发器的时钟脉冲由前一级的输出决定。该电路是一个异步三位二进制加法器，即8进制加法计数器。
当开关C闭合时，2级触发器的时钟脉冲南前一级的输出决定。该电路是一个异步二位二进制加法器，即4进制加法计数器。